Интересно

Проектиране за сканиране на граници, JTAG, тест

Проектиране за сканиране на граници, JTAG, тест


We are searching data for your request:

Forums and discussions:
Manuals and reference books:
Data from registers:
Wait the end of the search in all databases.
Upon completion, a link will appear to access the found materials.

Сканиране на граници или както още се нарича JTAG е мощна технология за тестване, която може да се използва за тестване на днешните изключително сложни и компактни сглобки от печатни платки. Сканирането на граници предоставя високоефективно средство за тестване на схеми, където достъпът не е възможен или удобен, използвайки други тестови технологии. Установено е, че достъпът, необходим за техники като In-Circuit Test и функционален ATE, често не е достатъчен, за да позволи провеждането на задоволителен тест на цялата верига. Въпреки това JTAG, сканирането на граници е в състояние да осигури цялостен тест на много вериги, при условие че схемата е проектирана да позволи JTAG, техники за сканиране на граници, които да се използват.

JTAG, сканирането на граници е дефинирано в IEEE 1149.1, което описва четирижилен сериен интерфейс (пети проводник може да се използва, но не е задължителен) за тестване на печатни платки и интегрални схеми, където достъпът е ограничен. Той се използва широко за VLSI чипове като микропроцесори, DSP чипове, FPGA и други подобни. Тези интегрални схеми имат регистри за преместване на гранично сканиране, включени заедно с автомат на състоянието, които позволяват извършването на тестване, без да е необходим физически достъп до всеки възел на платката или устройството. По този начин сканирането на граници е идеална технология за тестване за много от днешните тестови сценарии.

Когато се проектира схема, която може да използва JTAG, техники за сканиране на граници, има някои елементи, които са задължителни, докато други правят тестването по-ефективно или по-лесно за настаняване. Включването на възможно най-много техники в дизайна ще даде възможност да се предприеме най-доброто изпитване и да се открият най-много проблеми, или по време на фазата на разработване на продукта, или по време на производство или тестване на място.

Избор на компонент за JTAG, сканиране на граници

Във всеки дизайн изборът на компоненти може да окаже голямо влияние върху цялостната концепция за артикула. Това е вярно, когато се обмисля използването на техники за сканиране на граници / JTAG за тестване на печатна платка. Важно е компонентите, които са включени в схемата, която ще бъде тествана с помощта на сканиране на граници, да бъдат избрани, за да се приспособи изпитването по тази методология.

  • Изберете устройства, съвместими със сканиране на граници Едно от основните съображения при проектирането на която и да е схема е да се изберат основните компоненти, които ще се използват. Ако се предвижда тест за сканиране на граници, е необходимо да се гарантира, че основните компоненти са съвместими с IEEE 1149.1. Днес повечето интегрални схеми VLSI са съвместими с 1149.1, но някои от по-малките чипове може да не са или включването на JTAG може да е по избор. Навсякъде, където има опция, уверете се, че е включена версията със сканиране на граници.
  • Избягвайте компоненти с двойнофункционални връзки Където е възможно, избягвайте използването на интегрални схеми, където на щифтовете JTAG е зададена двойна функционалност.
  • Уверете се, че всички устройства поддържат необходимите инструкции на IEEE 1149.1 Дори когато са избрани устройства, съвместими със сканиране на граници, е необходимо да се гарантира, че те поддържат необходимите набори от инструкции. Обикновено е необходимо да се гарантира, че SAMPLE / PRELOAD, EXTEST и BYPASS са задоволителни. Те са задължителни, така че всяко устройство на IEEE 1149.1 трябва да ги поддържа. Освен това е разумно да изберете устройства, които поддържат инструкциите HIGHZ и IDCODE.

Дизайн на верига за JTAG, сканиране на граници

След като бъдат избрани необходимите компоненти, е необходимо да се гарантира, че дизайнът на веригата позволява лесно тестване и максимален достъп при използване на сканиране на граници / JTAG. Налични са редица техники, за да се гарантира, че IEEE 1149.1 може да използва максимално.

  • Правилно свързване на JTAG сигнали За да се осигури правилната работа на теста за сканиране на граници, е необходимо да се свържат сигналите на Test Access Port (TAP) (TCK, TMS и ако има TRST) паралелно на всички устройства, съвместими с IEEE 1149.1. След това TDI и TDO се използват за формиране на серийната верига на маргаритките около устройствата, позволявайки на серийните данни да преминават от един чип към следващия. Данните се изпращат в TDI на първия чип, а след това TDO от първия чип се свързва с TDI на следващия и т.н. Накрая данните са взети от TDO на последния IC във веригата на маргаритките.
  • Разделителна верига според производителите на компоненти Често е необходимо да се отделят FPGA или cPLD от различни производители, тъй като те използват различни инструменти за конфигуриране. С оглед на различните операции при някои обстоятелства е по-лесно да се разделят веригите за сканиране на граници, така че инструментите на отделните производители да могат да комуникират със съответните устройства.

JTAG конектор

Един важен аспект, свързан с каквато и да е форма на тест за електроника, и това включва JTAG, сканирането на граници е това на тестовия достъп. Това очевидно е важно по отношение на избора на компоненти и правилното проектиране на веригата. Физическият достъп обаче е също толкова важен. За да се гарантира, че веригите могат да бъдат тествани лесно, много платки включват JTAG конектор специално за тест. Този JTAG конектор може да бъде елемент с много ниска цена, тъй като трябва да се използва само по време на производствените и тестовите фази на продукта. Въпреки това добрият надежден тестов достъп е много важен. Конекторът JTAG може да спести време, особено ако осигурява много надеждна работа, когато други методи може да не са толкова надеждни. Лошата надеждност може да доведе до много проблеми с търсенето на неизправности, свързани само с тестовия достъп. С оглед на това и лекотата на извършване на тестове, JTAG конектор може да бъде рентабилно допълнение към платка в много случаи. Следователно съединител JTAG трябва да се разглежда като едно от съображенията за проектиране в най-ранната част от фазата на проектиране на продукта.

Това не е изчерпателно резюме на всички предпазни мерки, които трябва да се вземат при проектирането на платка, която ще използва JTAG, сканиране на граници. Въпреки това дава полезно ръководство за някои основи, които могат да бъдат използвани.


Гледай видеото: Design at the Intersection of Technology and Biology. Neri Oxman. TED Talks (Юни 2022).


Коментари:

  1. Leocadie

    Wonderful, this is a very valuable answer

  2. Arno

    Let's Talk on this topic.

  3. Wigman

    Извинете, че се намесвам... Разбирам този въпрос. Каня на дискусия.

  4. Ceolfrith

    Напълно споделям нейната гледна точка. Мисля, че това е чудесна идея. Съгласен съм с теб.

  5. Makasa

    Thank you for a very interesting note.

  6. Ardwolf

    Потвърждавам. Така се случва. Нека обсъдим този въпрос.



Напишете съобщение